（19）国家知识产权局 (12)发明专利申请 (10）申请公布号CN115695824A (43)申请公布日2023.02.03 (21)申请号202211126105.2 (22)申请日2022.09.16 (71)申请人重庆港宇高科技开发有限公司 地址401121重庆市渝北区北部新区星光 大道60号（金星科技发展中心厂房B区 6楼) (72)发明人唐逍熠刘宇谭长兴 (74)专利代理机构重庆坤源衡泰律师事务所 50255 专利代理师桑洋洋 (51) Int.CI . H04N 19/44 (2014.01) H04N25/76(2023.01) 权利要求书1页说明书3页附图7页 (54)发明名称 种基于FPGA实现SLVS-EC串行解码方法 (57)摘要 本发明公开一种基于FPGA实现SLVS-EC串行 解码方法，将N通道SLVS-EC高速串行数据，通过 FPGA的硬核GT完成接收，得到N通道并行数据；将 数据位宽由转换为一半，输出仍为N通道并行数 打工 据：检测数据中的控制码，并标识有效数据；去除 数据中的Pad编码，并同时完成通道对齐功能：去 除数据中的ECC纠错码：将字节转换为像素，数据 位宽变小；进行包头解析，获得包头信息；根据包 头信息获取时序参数；基于时序参数利用时序发 生器，产生XSVI时序；进行数据缓存，将数据与 XSVI时序进行匹配，并转换为N/2通道并行数据。 本发明能够解决现有解码方式无法完成SLVS-EC 编码解码的问题。 115695824 3 权利要求书 CN 115695824 A 1/1页 1.一种基于FPGA实现SLVS-EC串行解码方法，其特征在于，包括步骤： S10，将N通道SLVS-EC高速串行数据，通过FPGA的硬核GT完成接收，得到N通道并行数 据； S20，将数据位宽由转换为一半，输出仍为N通道并行数据； S30,检测数据中的控制码，并标识有效数据； S40，去除数据中的Pad编码，并同时完成通道对齐功能； S50，去除数据中的ECC纠错码； S60,将字节转换为像素，数据位宽变小； S70，进行包头解析，获得包头信息； S80，根据包头信息获取时序参数； S80，基于时序参数利用时序发生器，产生XSVI时序； S90，进行数据缓存，将S60得到的数据与XSVI时序进行匹配，并转换为N/2通道并行数 据。 2.根据权利要求1所述的一种基于FPGA实现SLVS-EC串行解码方法，其特征在于，将8通 道SLVS-EC高速串行数据，通过FPGA的硬核GT完成接收，得到数据位宽为16bit的8通道并行 数据。 3.根据权利要求2所述的一种基于FPGA实现SLVS-EC串行解码方法，其特征在于，调用 FPGA的硬核GT完成8路SLVS-EC高速串行数据的接收，使用相邻2个BANK组的8通道GT CHANNEL；使能时钟修正和信道绑定。 4.根据权利要求2所述的一种基于FPGA实现SLVS-EC串行解码方法，其特征在于，将数 据位宽由16bit转换为8bit，输出仍为8通道并行数据。 5.根据权利要求1-3任一所述的一种基于FPGA实现SLVS-EC串行解码方法，其特征在 于，检测数据中的控制码包括开始编码、Pad编码和结束编码，并标识有效数据。 6.根据权利要求5所述的一种基于FPGA实现SLVS-EC串行解码方法，其特征在于，去除 数据中的Pad编码，使用行缓存实现，同时完成通道对齐功能。 7.根据权利要求6所述的一种基于FPGA实现SLVS-EC串行解码方法，其特征在于，去掉 数据中的ECC纠错码时：先检测数据中的ECC纠错码，并标识有效数据，最后通过行缓存去掉 ECC纠错码。 8.根据权利要求4所述的一种基于FPGA实现SLVS-EC串行解码方法，其特征在于，将字 节转换为像素，像素位宽动态配置；输出的数据位宽固定为12bit，像素位宽不足12bit时， 有效数据位于12bit的高位。 9.根据权利要求1所述的一种基于FPGA实现SLVS-EC串行解码方法，其特征在于，输出 时序发生器中，行周期与传感器输出行周期保持一致，垂直分辨率动态自适应调整。 2